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    • 专利摘要:

    公开号:WO1984004984A1
    申请号:PCT/JP1984/000280
    申请日:1984-06-01
    公开日:1984-12-20
    发明作者:Satoru Maeda；Yasushi Noguchi
    申请人:Sony Corp；
    IPC主号:H03M13-00
    专利说明:
    [0001] 明 細 書
    [0002] 発明の名称 多数決回路
    [0003] 技術分野
    [0004] こ の発明は、 誤 り II正回路におけ る閾値検出に関す o
    [0005] 背景技術
    [0006] ビデオテ ッ ク スゃテ レテキ ス ト な どの文字画像情報 シ ス テ ム において、 コ ー ド方式の文字多重を行 う と き、
    [0007] (272,190) の多数決素子符号を用いて誤 り II正を行 う こ と が考え られている。
    [0008] こ こ で、 （272, 190) は、 1 つのデー タパケ ッ ト カ ^
    [0009] 272 ビ ッ ト で構成 され、 その う ちの 190 ビ ッ ト が情報 ビ ッ ト で、 残 り の 82 ビ ッ ト （ = 272 — 190) 力 エ ラ ー f]正用のパ リ ティ ビ ッ ト である こ とを示す。
    [0010] しかし、 こ の （272,190) の多数決素子符号を用いる 場合には、 その復号時、 襪合パ リ ティ 検査は検査ビ ッ ト が Ai 〜 Ai 7 の 17 ビ ッ ト で 行 う こ と に な り、 多 数 決 回 路 は 、 17 ピ ッ ト の 検 査 ビ ッ ト Ai 〜 7 の う ち、 " 1 " の ビ ッ ト が 10 個以上あ る力 ど う 力 をチ エ ック しなければな らない。 こ のため、 その多数決回 路は、 i 7Ci。 の組み合わせ、 すなわち、 19448通 り の 組み合わせのすべてについて論理回路を構成しなけれ ばな らず、 き わめて多 く のアン ド回路やオア回路を必 要と してし ま う 。
    [0011] O PI
    [0012] ^ ¾ し力 も、 市販されている I Cは、 2 入力ないし 4 入 力のア ン ド回路及びオア回路が一般的であ り、 1 7 入 力の ものはないので、 実際にはよ り 多 く のア ン ド回路 ゃ才了回路を必要と してし まい。 コ ス ト や大き さ、 あ るいは消費電力な どの点で不利である。
    [0013] また、 そのよ う に使用するア ン ド回路及びオア回路 の数が多 くなる と、 全体と して処理速度が遅 くなる と 共に、 信頼性の点でも好まし く ない。
    [0014] こ のため、 こ の発明は、 構成がきわめて簡単な多数 決回路を提供し よ う とする ものである。
    [0015] 発明の開示
    [0016] すなわち、 この発明においては、 所定のデー タが書 き込まれている複数個のメ モ リ と、 複数個のグー ト と を設け、 複合パ リ ティ検査ピ ッ ト をそのメ モ リ のァ ド レス の ビ ッ ト数に対応して複数組に分割し、 その分割 された複合パ リ ティ検査ビ ッ ト の う ち、 メ モ リ のア ド レス に対応している ものはそのァ ド レス に供給し、 メ モ リ の出力をゲー ト に供給して複合パ リ ティ検査ビ ッ トのデコ 一 ドを行い、 そのグー ト の出力から閾値の判 断を行 う よ う にしたものである。
    [0017] 従って、 こ の発明 によれば、 数個のメ モ リ 及び数個 のゲー ト I cで多数決回路を構成でき る。
    [0018] また、 その メ モ リ 及びグー ト I cは市販品を使用で き るので、 ロ ー コ ス ト である。 さらに、 数個のメ モ リ 及び数個の グー ト I C で構成でき るの で、 ス べ — ス フ 了 ク タ も 良好である と共に、 消費電力 も少な く でき る ま た、 回路 の段数が少ないので、 処理が速 く 、 信頼性 に も優れてい る。
    [0019] 図面の簡単な説明
    [0020] 第 1 図は こ の発明 の一例の接続図、 第 2 図はその説 明のための図であ る。
    [0021] 1 ， 2 · · R O M
    [0022] 301 〜 315.4 グー ト
    [0023] 発明を実施するための最良の形態
    [0024] 第 1 図は こ の発明の一例を示し、 こ の第 1 図 におい て、 （1) , (2)は 8 ビ ッ ト 256 パイ ト （ 256 番地 ） の ROM を示す。 こ の R 0 M (1) , (2)は書 き込 まれてい るデー タ が互い に等し く 、 その各ア ド レス に書 き込まれてい る デー タ は第 2 図 に示す と う り である。
    [0025] すなわち、 R 0 M (1> , (2)のア ド レ ス ビ ッ ト を AD 〜 ADo 、 デー タ ビ ッ ト を D7 〜 ： Do とする と、 ア ド レ ス ビ ッ ト AD7 〜 ADo の う ち、 " 1 " になって <、 る ピ ッ ト の 数を N と すれば、 デー タ ビ ッ ト D7 〜 Do は下位の N個 の ビ ッ ト が " 1 " と され、 つ ま り 、
    [0026] DATA = 2N - 1
    [0027] で示されるデー タ DATAがそのァ ド レ ス に書 き込ま れ てい る。 例えば、 1 3 番地は、 ア ド レ ス ビ ッ ト ADs ,
    [0028] AD2 ,ADo の 3 つ （ N = 3 ) の ビ ッ ト が " 1 " であ る力
    [0029] O FI らデー タ ビ ッ ト D7 〜！ )。 の う ちの下位の 3 つの ビッ ト D2 ,Di ,Do が " 1 " と されている ものであ *3、 23—！ = 7 が書き込まれている。
    [0030] また、 複合パ リ ティ 検査ビ ッ ト Ai 〜 Αι 7 は、 Rひ M (1) , (2)に対応して 8 ビ ッ ト、 8 ビ ッ ト 及び 1 ビ ッ ト に 分割され、 例えば検査ビ ッ ト Ai 〜 A8，As 〜 Ai 6 及び
    [0031] Ai 7 に分割され、 検査ピ ッ ト Ai 〜 Asは R 0 M (1)のァ ドレス ビ ッ ト ADo 〜 AD に供給され、 検査ビ ッ ト As 〜 Ai 6 は R 0 M (2)のア ド レ ス ビ ッ ト ADo 〜 AD に供給 される。
    [0032] さら に、 R 0 M (1)の ビ ッ ト D7 〜 Do の 1 つと、 ROM (2)の ビ ッ ト 1)7 〜 Do の 1 つ と、 検査ビ ッ ト Ai 7 とカ ナ ン ド回路 （301) 〜 （315) に対して次のよ う に接続され る。 すなわち、
    [0033] ROM (1)の ビ ッ ト D7〜！) 0 のサ フ ィ ッ ク スを i
    [0034] ROM (2)の ビ ッ ト D7〜！) 0 の サ フ ィ ッ クスを j
    [0035] ビ ッ ト Ai 7 を接続しないと き k = 0
    [0036] ピ ッ ト Ai を接続する と き k = l
    [0037] とする と、
    [0038] ( i + l ) + ( j + l ) + k = 10
    [0039] .·. i + j + k = 8
    [0040] とな るすべてのナ ン ド出力が得られるよ う に接続され る。 例えば、 ナ ン ド回路 （302) には、 R 0 M (1)の ビッ ト Di と、 R 0 M (2)の ビ ッ ト D6 と、 ビ ッ ト Ai 7 が接続
    [0041] OMFI され （ i = l , j = 6 , k = 1 ) , ナ ン ド回路 （309) には、 R 0 Μ (1)の ビ ッ ト Di と、 R 0 M (21の ビ ッ ト D と が接続 され、 ビ ッ ト 7 は接続 されない （ i = 1 ， j = 7 , k = 0 ) o
    [0042] 5 そ し て、 こ れ ら ナ ン ド回路 （301) 〜 （315) の出力が 負論理入力の オア回路（4)に供給 され、 そ の オア出力が 端子（5)に取 り 出 される。
    [0043] こ の よ う な構成に よ れば、 検査 ビ ッ ト Ai 〜 A8 の う ち m個の ビ ッ ト 力 " 1 " にな り 、 検査 ビ ッ ト As 〜 Ai 0 1 0 の う ちの n 個の ビ ッ ト が " 1 " にな る と共に、 Ai 7 = " 0 " の場合には、
    [0044] i + j - k = ( m — 1 ) + ( n — 1 ) + 0
    [0045] = m - n — 2
    [0046] と な るので、 m + n 1 0 の と き、 ナ ン ド回路 （309) i s 〜 （315) の う ちの対応する ナ ン ド回路の出力カ " 0 " になってオ ア回路（4)の出力力 ^ " 1 " にな る。
    [0047] ま た、 Ai 7 = " 1 " の場合 には、
    [0048] i + j + k = ( m - 1 ) + ( n — 1 ) + 1
    [0049] = m + n — 1
    [0050] 0 と な るの で、 m + n 9 の と き、 ナ ン ド回路 （301) 〜 (308) の う ちの対応す るナ ン ド回路の 出力力 0 " に なってオ ア回路（4)の出力が " 1 " にな る。
    [0051] 従って、 こ の発明 に よ れば、 複合パ リ テ ィ 検査 ビ ッ ト Ai 〜 Ai 7 の う ち、 1 0 個以上の ビ ッ ト が " 1 " にな る と、 端子（5)の出力力'； " 1 " にな り、 エ ラ 一のあった こ とを検出でき る。
    [0052] そして、 この場合、 特にこの発明によれば、 2個の 小容量の R 0 M (1) , (21及び数個のグー ト I Cで構成で き る。 すなわち、 検査ビ ッ ト Ai 〜 Ai 7 を分割してい るので、 R 0 M (1) , (21は小容量のものでよい。 さら に、 市販のゲー ト I Cは、 1 個の I C に 2 入力ないし 3 入 力のナン ド回路の 4 つないし 3 つが I C化され、 また、 オア回路（4)は 8 入力のオア回路を 2つと、 1 つのオア 回路で実現でき る と共に、 その 8 入力のオア回路の I C も市販されている。 従って、 こ の発明 によれば、 2個 の小容量の R 0 M (1) , (21及び数個のゲー ト I Cで構成 でき る。
    [0053] 従って、 R 0 M (1) , (21及び回路 （301 ) 〜 （315 ) , (4) として市販品を使用でき るので、 ロ ー コ ス ト である。 また、 2個の R 0 M (1) , (2)及び数個のゲ一 ト I Cで構 成でき るの で、 スベー ス フ ァ ク タ も良好であると共に、 消費電力も少な く でき る。
    [0054] さらに、 回路の段数が少ないので、 処理速度の遅れ も少な く、 信頼性にも優れている。
    [0055] また、 第 2 図に示すア ド レ ス及びデー タ の関係と、 回路 （301 ) 〜 （315 ) 及び（4)の接続関係とをテー ブル化 し、 ン フ ト ウ エアによ り 処理するこ と もでき るが、 そ の場合よ り も高速の処理ができ る。
    [0056] O PI
    [0057] "VIPO n L ΓΓ-
    [0058] リ r v
    [0059] リ 7(1
    [0060] 、
    [0061] 9-r t
    [0062] H
    [0063] f i マ
    [0064] f
    [0065] K r a r
    权利要求:
    Claims請 求 の 範 囲
    1. 所定のデー タが書き込まれた複数個のメ モ リ手段 と、 入力された複合パ リ ティ 検査ビ ッ ト を複数組に 分割する手段 と、 上記複数組に分割された複合パ リ ティ 検査ピ ッ ト の各々 を、 上記複数個のメ モ リ手段 にそのァ ド レ ス信号と してそれぞれ供給する手段と 上記複数個のメ モ リ手段の出力の う ち、 あらかじめ 決められた組み合わせの出力が供給されたと きのみ 出力を発生する複数の第 1 のゲー ト手段 と、 この複 数の第 1 のゲー ト手段の出力が 1 つでも供給された とき 出力を発生する第 2 のゲー ト手段とを有し、 上 記複合パ リ ティ 検査ビ ッ ト の う ちの " 1 " の ピ ッ ト の数が所定値以上存在するか否かを判別する よ う した多数決回路。
    2. 特許請求の範囲第 1 項の多数決回路において、 上 記複合パ リ ティ検査ビ ッ ト は 1 7 ピ ッ ト であ り、 第 1 、 第 2 及び第 3 の組に分割されている多数決回路
    3. 特許請求の範囲第 2項の多数決回路において、 上 記複数個の メ モ リ手段は、 第 1 及び第 2 のメ モ リ手 o 段からな り、 上記第 1 及び第 2 の組の複合パ リ ティ 検査ビ ッ トが上記第 1 及び第 2 の メ モ リ 手段にそれ らのァ ド レ ス信号と し てそれぞれ供給されている多 数決回路。
    4. 特許請求の範囲第 3 項の多数決回路において、 上
    _ OMPI u 記第 1 及び第 2 の メ モ リ手段が 8 ビ ッ ト 256 バ ィ ト の R O Mであ る多数決回路。
    5. 特許請求の範囲第 4 項の多数決回路において、 上 記第 1 のグー ト手段が第 1 及び第 2 の組に分割され ている多数決回路。
    6. 特許請求の範囲第 5 項の多数決 1 路 おいて、 上 記第 1 のゲー ト手段の第 1 の組は、 上記第 1 及び第 2 の メ モ リ手段の出力 と、 上記複合パ リ ティ 検査ビ ッ ト の う ちの第 3 の組が供給され、 上記第 1 のゲー ト手段の第 2 の組は、 上記第 1 及び第 2 の メ モ リ 手 段の出力が供給されている多数決回路。
    · 口 ¾ 口 求の範囲第 6 項において、 上記第 1 及び第
    2 の メ モ リ 手段におけ るァ ド レス と デー タ との関係 は、 ア ドレ ス ビ ッ ト の う ち " 1 " になっている ビ ッ ト の数を Ν と した と き、 デー タ ビ ッ トは下位の Ν個 の ビ ッ ト が " 1 " と されている多数決回路。
    OMPI Y WIPO
    类似技术:
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    GB2152716B|1987-01-07|
    GB2152716A|1985-08-07|
    GB8500171D0|1985-02-13|
    EP0146632B1|1992-01-15|
    JPS59224926A|1984-12-17|
    NL8420147A|1985-04-01|
    US4660199A|1987-04-21|
    EP0146632A4|1988-11-02|
    DE3490274T|1985-08-08|
    EP0146632A1|1985-07-03|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1984-12-20| AL| Designated countries for regional patents|Designated state(s): FR |
    1984-12-20| AK| Designated states|Designated state(s): DE GB NL US |
    1985-01-11| WWE| Wipo information: entry into national phase|Ref document number: 1984902078 Country of ref document: EP |
    1985-07-03| WWP| Wipo information: published in national office|Ref document number: 1984902078 Country of ref document: EP |
    1985-08-08| WWE| Wipo information: entry into national phase|Ref document number: 3490274 Country of ref document: DE |
    1985-08-08| RET| De translation (de og part 6b)|Ref document number: 3490274 Country of ref document: DE Date of ref document: 19850808 |
    1992-01-15| WWG| Wipo information: grant in national office|Ref document number: 1984902078 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP58099020A|JPS59224926A|1983-06-03|1983-06-03|Majority circuit|NL8420147A| NL8420147A|1983-06-03|1984-06-01|Meerderheidslogicaschakeling.|
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